Rome世代EPYCの壮大すぎるパッケージ構造予想 8+1ダイで64コア128スレッドを実現

709: Socket774 2018/10/31(水) 02:03:52.15 ID:E0e/HKYR
次のEPYC ROMEとZen2は7nmと14nmの混合という噂が出てるな
ど真ん中に14nmのチップがあってその周りに7nmのコアが並ぶ形

ROME
no title

no title

no title

711: Socket774 2018/10/31(水) 02:14:17.05 ID:9bzGmj2X
>>709
なんかcellみたいだな
なんでセンターコアが12nmじゃなくて14nmなのかよくわからんけど
これなら7nmのチップの小型化に成功して歩留まりを上げられるし切られたと思われたGFのラインも使い続けることが出来るね
でもメモリアクセスが遅くなってゲーム系ではスコア落としそう

729: Socket774 2018/10/31(水) 06:54:03.31 ID:Awo8KPjC
>>711
真ん中のは唯のスイッチチップだろう

713: Socket774 2018/10/31(水) 02:23:54.14 ID:q2cBgYZI
そこが14nmのままだとアイドル時の消費電力は現行とあまり変わりないかも

714: Socket774 2018/10/31(水) 02:29:35.98 ID:ip6lD02t
Romeは外部にIFが出せそうだけどこれはVega20のxGMIのため?
それ以外ににも使いみちはいくらでもありそうだが
あと8C/16TのL3キャッシュが16MB→32MBに増えてる

723: Socket774 2018/10/31(水) 02:56:08.97 ID:DKLkxWwo
>>714
ソケット間のIFはxGMIと呼ばれてるからたぶんどっちにも使える

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710: Socket774 2018/10/31(水) 02:14:13.54 ID:ip6lD02t
やっぱPCIe Gen4なのね
でもメモリのレイテンシがさらに増えたりしないか
それとRyzen 3000の方はチップセット内蔵という訳ではない?

718: Socket774 2018/10/31(水) 02:40:52.83 ID:bLqylgD2
メモリーのレイテンシどうなるんやろ?と思ったら、元ネタのツイート見るとEPYCのコントローラーにはL4キャッシュが乗ってるのね。

これRyzen用にも乗るんだろうか?

あとスリッパがどうなるのかも気になる。
EPYC用のコントローラーを使うのかRyzen用を使うのか、はたまた別でコントローラを起こすのか。

719: Socket774 2018/10/31(水) 02:43:26.39 ID:ip6lD02t
いやEPYCで出してるIFはマルチソケットのためか

720: Socket774 2018/10/31(水) 02:46:06.62 ID:DKLkxWwo
PCIe4.0のPHYは7nmが主流だから14nmは眉唾

896: Socket774 2018/11/01(木) 00:29:00.47 ID:RZwH3s3a0

915: Socket774 2018/10/31(水) 00:14:29.94 ID:oEAE52KF0
これGPUにも使える方法だよな 本当なら素晴らしいが

922: Socket774 2018/10/31(水) 00:51:26.80 ID:bLqylgD20
なんか胡散臭いなぁ。
同じダイの中でプロセス幅違うのを混在させたところでコストは下がらないと思うけどな。

928: Socket774 2018/10/31(水) 02:03:37.76 ID:nreNiowF0
これはいい設計だね
レイテンシが下がるし熱管理も楽になる
なんでこうしないんだろう

947: Socket774 2018/10/31(水) 08:57:22.37 ID:K3Rw3aejM
>>928
マルチチップモジュールが安くできるようになったのはつい最近のことだよ。
あとメモリコントローラを外だしすれば普通レイテンシは増える。

903: Socket774 2018/11/01(木) 04:11:23.47 ID:Z0SVGlAh0
リークじゃなくて私の想像ですって書いてなかったっけ

904: Socket774 2018/11/01(木) 07:12:54.71 ID:IbMDsRP70
>>903
思いっきり一つ上のツイートの先頭に書いてあるね

918: Socket774 2018/11/01(木) 14:54:51.90 ID:qVT+NY6Ha
今の方式に対してのメリットが見えないね

923: Socket774 2018/11/01(木) 16:35:48.35 ID:SzlKFcxjp
>>918
生産のし易さ=製造コスト

897: Socket774 2018/11/01(木) 01:27:13.44 ID:rp2hWnUD0
ノースブリッジ復活?

898: Socket774 2018/11/01(木) 02:10:41.06 ID:ZtI9dI7V0
なるほどこれなら1CCXあたり8コアで1P64Cいけるな

911: Socket774 2018/11/01(木) 09:49:46.92 ID:SrSq/fjYp
>>898
その図は1CCX4コアが前提だぞ。

913: Socket774 2018/11/01(木) 10:06:11.25 ID:sDdtUD/p0
>>911
下の図見ればちゃんとCCXのところに8コアと書いてあるやん。8×8の64コア。

915: Socket774 2018/11/01(木) 11:01:01.68 ID:62ulPBMK0
>>913
下の図ってのがタイアグラムなら他の人が書いたやつでは

916: Socket774 2018/11/01(木) 11:06:56.84 ID:sDdtUD/p0
>>915
誰が描いた絵かは知らないけど、元ネタとなってるツイートは同じ人がパッケージ図やダイアグラムを一連でツイートしてる。

902: Socket774 2018/11/01(木) 04:00:30.31 ID:RZwH3s3a0
4ソケも可能になるらしい
https://twitter.com/chiakokhua/status/1057166502007316481 

919: Socket774 2018/11/01(木) 14:57:59.57 ID:Abw7t8n6H
7nmのダイを小さくして安くする。
なおパッケージングの難易度やコストについては考慮しないものとする。

920: Socket774 2018/11/01(木) 16:29:00.28 ID:vhEvCwA00
ソケットまで増やす事はしないでしょ。

721: Socket774 2018/10/31(水) 02:50:18.02 ID:tFFiKD3b
それintelが発表してた計画と同じことだよね
no title

734: Socket774 2018/10/31(水) 10:46:46.38 ID:oEAE52KF
>>721
全然違うんだけど

805: Socket774 2018/11/01(木) 03:35:18.64 ID:8oW1t8mX
(゜ロ゜) 128スッドレ?

951: Socket774 2018/10/31(水) 09:24:36.98 ID:zWYlO5pdd
この設計だとZEN2は8コアのままだな

952: Socket774 2018/10/31(水) 09:43:33.59 ID:G765OGX30
>>951
Epycの絵だし、このEpyc 8コアじゃなくて、8CCXやで

953: Socket774 2018/10/31(水) 09:46:18.49 ID:oa8xDw5lM
>>952
記事の元になってるツイートには14nmのコントローラーを7nmの8c/16t2つがサンドイッチ図があるな

961: Socket774 2018/10/31(水) 12:11:28.93 ID:ZonEqa7HM
考えたやつ天才だな。1CCXキャッシュ内で済む処理なら最強だな。コストも1CCX 30ドルとすれば、8CCXでも240ドルでしょ。原価的には1000ドル以下も余裕だよなぁ。
でも、Threadripperと、Ryzenでは、どうすんのかね。同じCCXダイ使うのか、IOも取り込んでダイから作り直すのか。後者の場合、Ryzenは全部APUになんのかねえ

963: Socket774 2018/10/31(水) 12:19:19.50 ID:oa8xDw5lM
>>961
この人のツイートが元だけどRyzen3000のこともツイートしてるよ
https://twitter.com/chiakokhua/status/1057166488627380224?s=19
no title

no title
 

965: Socket774 2018/10/31(水) 12:26:34.40 ID:FsZX5P8Ma
>>963
これが事実ならメインストリームに16コア来るね
問題は値段と発熱かな

966: Socket774 2018/10/31(水) 12:27:29.25 ID:zSJ0q+ne0
>>963
これガセじゃなくありえるかもな
これでコストカットと構造の簡素化×旧RYZENの流用も同時にできるわけか

これとんでもないアイディアだぞ、この理論は先にCU単位でSPを量産ストックしまくってから個別にSPを組み立てるGPUの理論に似て斬新
そして構造の単調なZENシリーズだからこそ、やすくメインの14nmZENコアのサブコアとして7nmZEN2を繋ぐとかできるわけだ

807: Socket774 2018/11/01(木) 03:56:23.92 ID:F27eiApI
ryzen3000番台に本当に16コア(or12コア)が来そうだね

826: Socket774 2018/11/01(木) 12:34:01.82 ID:fu9kp/nK
>>807
32コア来るかもしれん。構造原理上7nmなのに8c16tモジュール構成が2200gの1CPU/1GPUの2モジュールより下手したら安いんじゃないか?となるかもしれない。

原価がZEN2の8cまで<<2200g/2400g/1500xまで<<RYZEN1600=ZEN2の16c32tモデルと原価同じ
こういうコスト的なレベルでもさらなるコスパ革命起こせそうなZEN2
これやられるとINTELは同等のコスパ性能で勝負できない。下手したらRYZEN2700相当の製品を
150-199$枠に持ってこられるかもしれないと
そのくせ10-16cモデルで2.5-4万とかやで

こういうやばいコスト勝負できることがZEN2最大の味噌。デスクトップではほんとにINTELはシェア失うかもしれない

812: Socket774 2018/11/01(木) 07:10:50.11 ID:gAtG8wGk
16コアのRyzenが来て、4コアのiGPU偏重APUなんて出てきたら、もう今後コレ系でいいや、と自分はなりそうな……

9: Socket774 2018/10/31(水) 19:02:52.31 ID:Igaqcq8V0
こんな巨大なダイを追加するより
1ダイ16コアで作って直結したほうが安くなりそう

916: Socket774 2018/10/31(水) 00:17:57.39 ID:1+2QARuy0
なんかCellとコンセプトが似てるな
かつてリサスー自ら手がけたCellの完成版を作ろうとしているのだろうか

930: Socket774 2018/10/31(水) 02:15:33.56 ID:oEAE52KF0
チップセットレスに向かうには最適だな

933: Socket774 2018/10/31(水) 02:32:25.68 ID:nreNiowF0
こんなのZen2買うしかないやん!
ZenとZen+はただの礎だったのだ…

949: Socket774 2018/10/31(水) 09:17:44.65 ID:tuDhP3vPM
>>933
改良版が本命だと思ってるからZen3が俺の中では本命だは

950: Socket774 2018/10/31(水) 09:21:46.50 ID:FfrhfP1n0
>>949
んだね Zen2はただのシュリンク
コア数にはしゃぐ小僧向けの目くらましよ

954: Socket774 2018/10/31(水) 10:15:05.87 ID:9ZoVWVsYp
>>950
いや、ZEN2はアーキテクチャの改良あるよ。

957: Socket774 2018/10/31(水) 11:12:40.59 ID:nreNiowF0
■AM4サポート
Zen   14nm、アーキ変更
Zen+  12nm
Zen2  7nm LP、アーキ改良
Zen3  7nm+

こんな感じじゃなかった?

962: Socket774 2018/10/31(水) 12:17:48.63 ID:G765OGX30
「12nm Zen+は繋ぎ世代」
「7nm Zen2が本命」
「14nm Zen持ちは買い替える必要性無し」
とずっと言われていたが
思いのほか12nm Zen+が良くて
新規Zen系ユーザーが結構増えて
乗せ替え組もかなり居たと言うのが
実際のところじゃないの

976: Socket774 2018/10/31(水) 12:54:10.24 ID:FfrhfP1n0
>>962
「Zen2は7nmCPUのうちで最弱」
「さよう、あやつなど7nmの面汚しよ」

967: Socket774 2018/10/31(水) 12:34:47.93 ID:zSJ0q+ne0
この構想はすごいどころかとんでもない

①先行してCCXコアとしてやすく大量生産しまくるのでコストカットが大幅に効く
②CCX単体はARMより安く安く簡素な構造なので普通に1CCX単位で20-50$に抑えが効く
かつ簡素だからコストも生産速度もすこぶる良い、早い
③この図案はCCX単体が8c16tとなってるが、別にこれは1c2tでも2c4tでも構わない。
ならCCXが2c4tで別途これを単体で組み上げたローエンドCPUも作れるし、それらもまとめて安くできる
④おそらくこのコンセプトはサイドにGPUSPやGDDR6メモリを乗せるなどの改良も可能である
⑤複雑な構造ゆえにintelとARMにこれと同じことはできない。独占だ
⑥だい密度が増える近年の微細化は熱暴走リスクを押し上げるが、これはダイが分散してるので放熱性の改善が見込める。
APUもこれで課題解決

詳しい人からすればもっともっと突っ込めるところはあるんだろうが、とかくこれはとんでもない発明である
この構想はAMDの業績と株価を過去最高の40-50$だったか?までおしあげて企業価値を1-2ランク押し上げれるくらいすごい

またこの技術アイディアは将来5nm+に進化するときも速やかなアップデートを可能にする
すごいというかやばい。
またこのアイディアの方向性はdGPUにも応用されたとしたら、グラボのユニットコストはたいして高騰せずにNAVIできるでとなる

すごいというかやばい技術アイディアだよ

969: Socket774 2018/10/31(水) 12:36:51.39 ID:oa8xDw5lM
ついでにEPYC4スロの図
no title

この配置の可能性もあり
no title

970: Socket774 2018/10/31(水) 12:43:27.30 ID:TL5qYScMH
この人の妄想では各コアとコントローラーの通信はどうすんのよ。

974: Socket774 2018/10/31(水) 12:52:14.54 ID:/zqN3PBJa
これがほんまもんならCellのPPEとSPEの考え方参考にしてそう

975: Socket774 2018/10/31(水) 12:52:17.80 ID:MawiccLm0
アホくさ
妄想って本人言ってるやん

979: Socket774 2018/10/31(水) 13:10:03.29 ID:kHj9H2utM
zen構造のままCCX増やすより夢のある妄想で好き

835: Socket774 2018/11/01(木) 13:58:11.79 ID:h0MgdQ3I
10年後
「コアは最低でも1024個、本当は2048個あるといい」

『Rome世代EPYCの壮大すぎるパッケージ構造予想 8+1ダイで64コア128スレッドを実現』へのコメント

  1. 名前:名無しの自作er 投稿日:2018/11/01(木) 18:43:20 ID:8739ff685 返信

    荒らしが出そうなネタだから先にコピペしとく。

    なんか妙な事言ってくる相手がいたときは

    枝※なら新しく枝をはやしてそっちで話す。
    主※なら無視が基本
    デマの訂正はデータか理論を以って三人称で
    基本的に立証を求めると黙るのでそれで打ち止めを狙ってもいい
    不確定要素(zen2は失敗確定 等)に関する煽りは訂正もせず我慢
    何か質問を投げたいときは明確に、悪意を見せず(品位を落とさず)
    見て明らかに分かるようなデマは補足せずスルー

    基本一旦色がついてしまえば皆分かるので新規の人が騙されないようにすればいい。

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 19:57:46 ID:6ccd5daa8 返信

      あのチンコはここの管理人がアク禁にしない限りどうしようもならない

      • 名前:名無しの自作er 投稿日:2018/11/01(木) 21:04:43 ID:951e19741 返信

        1〜2個変なコメがある程度ならご愛嬌で済むんだけどな
        あまり粘着さらると読みたい情報が埋もれてしまって困る

    • 名前:♪(´ε` ) 投稿日:2018/11/02(金) 00:14:23 ID:3f5c46714 返信

      まあ、サーバーならありだよね
      CCX8コアなら、32コアの変態じゃないスリッパXが楽しみだわ
      ちな64コアのスリッパwwwxは相変わらずなんだろうな

    • 名前:(*´з`)IQ99.9 投稿日:2018/11/02(金) 21:15:38 ID:b69ae8c59 返信

      こんな荒唐無稽な記事でスレの荒れを気にするとは
      キャンタマの小せぇ野郎だ

  2. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:00:40 ID:9d36c77ed 返信

    スリッパも社員が遊びでEPYCいじって作ったデザイン採用して製品化したんじゃなかったっけ
    このデザインなら普通に有り得る話だと思うけど

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 19:10:47 ID:8739ff685 返信

      InfinityFablicあってこその構想だな。アーキテクチャ更新しなくてもやろうと思えばこれくらいの拡張ができる。

  3. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:15:04 ID:8496d13fd 返信

    このネタの場合、事実上生産するコアは1種類だけなのですさまじいコストカットになる
    メモリ帯域とかレイテンシとかは問題になるけど、コストの高い7nmを使っても値段は安くなるだろうね

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 19:21:15 ID:8739ff685 返信

      コアが増えれば増えるほど1ccxで完結できる処理が増えて低レイテンシのルートで処理できるようになるしccxまたぐようなコアを大量に使う処理は並列化が進んでいる用途が多いしな。
      あと、Gen4のPCIExpressは大幅に配線としての汎用化が進んでて、それこそマザーにHBMによる高速キャッシュを積んでccx間の通信速度を1桁押し上げるなんてことも可能になるかもしれない。

  4. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:16:38 ID:f901bb277 返信

    典型的なヘテロジニアスマルチコア?
    演算性能はバリバリだけどソフトウェアの最適化って言う最強の敵がいるんだよな、この手のアーキテクチャは

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 19:21:50 ID:7c24f470e 返信

      プロセッサーコアはちゃんと同じものがいっぱいあるけど制御コアが1個ってあたりはCellそっくりだよね

      • 名前:名無しの自作er 投稿日:2018/11/02(金) 20:38:13 ID:855636bd1 返信

        Cell BEのPPEは制御コアではないぞ。

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 19:22:43 ID:8739ff685 返信

      シングルがどこまで上がるかで開発側の最適化への入れ込みが変わるだろうね。

  5. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:18:33 ID:c062ba9b6 返信

    コントローラチップっていうか
    シリコン配線に近そうな感じ

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 20:09:15 ID:bdc74b348 返信

      制御コアにL3(内向け)/L4(外向け)乗っててもおかしくないぞ。
      CCX単体にはL1/L2しか乗らんだろうし。
      14nmで済ませているのも大容量のSRAMを載せ易くするためと考えれば納得できる。
      (SRAMは微細化進むと大容量化が難しくなる)

      • 名前:名無しの自作er 投稿日:2018/11/01(木) 20:47:38 ID:784a708fc 返信

        https://twitter.com/chiakokhua/status/1057166489965420546
        こっちのツイートだと各CPUのダイ毎に32MBのL3キャッシュが、システムコントローラー側に512MBのL4キャッシュが載っているとあるな

  6. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:18:59 ID:61324446a 返信

    この構造は面白いな、コストも抑えられる感じだし
    個人的に心配してる事があって、am4向けに16コアで出てきたら嬉しいんだけど何も知らない人が3xxマザーに乗せて「電力足らん!起動しない!」が絶対出るだろうなぁ
    zen+の時もbios更新してないマザーに載せて騒いでる奴いたしな

    • 名前:名無しの自作er 投稿日:2018/11/02(金) 01:59:06 ID:55b74424d 返信

      実は互換性があるとされている2700xもマザボが第一世代のものだと電力不足で性能がフルに出ない場合があるみたいだし、16コアだとほぼ確実に問題は起こるだろうね。

  7. 名前:♪~(・ε・ ) 投稿日:2018/11/01(木) 19:30:19 ID:7c24f470e 返信

    こんなに熱分散できそうなの出されたらクソルダリングのインテル打つ手ないじゃん
    ターボブースト一分制限で性能激落ちの詐欺ッテルにこんなの対応できないよお( ;A;)

  8. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:40:08 ID:f901bb277 返信

    プロセス微細化の技術的限界、微細化の効果自体が落ちてるし(将来はもっと酷くなる)
    この手のMCMアプローチはAMDだけじゃなくIntelや他の半導体企業も推進せざるを得ないんじゃないかな、早いか遅いかはあると思うけど

  9. 名前:名無しのAMDer@Y市ASH区 投稿日:2018/11/01(木) 19:41:43 ID:467f3c903 返信

    単なる縮小版でなく色々変化球もあり得るかなぁ。
    あと、4ソケはやらないと思いたいけど、これも相手の出方によっては
    「そっちも食っちゃうよ?」があり得るのだろうか。

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 20:40:53 ID:d17895278 返信

      真ん中のコントロールチップ変えるだけでバリエーション作れそうだからな。EPYCだとCCX間の通信速度はどうしても細くなってしまうんだけど、太いのも細いのもコントロールチップ次第となると性能あとから上げるのも容易だろうし。

      一番怖いのはPCIeが128レーンで8コアとかの変態がくっそ安く作れる所。大型コアの出来損ないじゃなくて狙って安価に出せるからなあ。

      • 名前:名無しの自作er 投稿日:2018/11/02(金) 00:11:17 ID:d1694452c 返信

        CCX自体に載ってるIFOPで通信速度決まるから
        あとから上げるのは無理でしょ

  10. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:52:29 ID:12262684e 返信

    本スレ赤字は毎回NGされてる妄想長文おじさんだな
    語彙力で分かると思うがちょっと変なんだ

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 19:59:28 ID:f901bb277 返信

      確かに頭にお花が咲いてるような文章で笑える

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 20:23:47 ID:6ccd5daa8 返信

      自動車評論に国沢っつう奴がいるがそいつと似た臭いがする
      もちろん悪い意味で

  11. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:53:16 ID:8d11304af 返信

    この人のツイートによるとコア数の少ない下位は使用するCPUダイ自体を減らして作る事を想定しているみたいですね
    これは小さくて歩留まりに優れるであろうダイのうち半分とか3/4とかを無効にするというもったいないことをする必要が無いから製造コストという点では間違いなく非常に良いものだろう
    現行のEpycの下位なんかはそれなりにもったいないことをしているのは確かなはずだから

  12. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:56:12 ID:b19eddbdd 返信

    なんだこの変態は···。たまげたなぁ。
    いや、今の所予想や願望だけど実際に商品化されそうなのが面白い

  13. 名前:名無しの自作er 投稿日:2018/11/01(木) 19:57:10 ID:2ffec21bd 返信

    これの小規模低コスト版がPS5にでも載るんか?

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 20:23:18 ID:8739ff685 返信

      実際可能だろうね。GDDR5をメインメモリに使ったPS4から考えれば帯域もそこまでシビアにはならないはず。

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 23:36:30 ID:08fa277f9 返信

      Zen2とNaviをベースにしたカスタムAPUとかなんとか

  14. 名前:名無しの自作er 投稿日:2018/11/01(木) 20:00:02 ID:9067fdd17 返信

    これじゃCPUよかシステムコントローラの方が高くつくわ

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 20:24:15 ID:bdc74b348 返信

      製造業の世界には歩留まりというものがあってだな。
      1000個つくって500個しか検品通りませんってのはザラですよ?

      当然新技術である7nmより、枯れた14nmのほうが不良品が出る確率が低いの。
      生産ライン自体も現役の14nmのほうが多いし、立ち上げたばかりの7nmの生産力を無駄に消費するより、トータルコストでは有利になるって理解できない?
      7nmラインが安定して充分な生産量を確保できるようになったら、その余力でコントローラを7mmに移行しても全然遅くはないんですよ。

      そういう計算がすぐに出てこないと、独立して商売できないよ?

      • 名前:名無しの自作er 投稿日:2018/11/01(木) 20:58:39 ID:ea0f2f16c 返信

        どこの業界の歩留まりが50%なんだ?
        半導体で50%でプロセス立ち上げなんてしないぞ

        • 名前:名無しの自作er 投稿日:2018/11/01(木) 22:36:14 ID:8739ff685 返信

          ただの例えであって、80%とかでも論理は破綻しないんじゃないの?
          14nmがそれより歩留まり10%でも高ければそっち使う価値あるわけだし。

        • 名前:名無しの自作er 投稿日:2018/11/03(土) 14:39:28 ID:0689ad7da 返信

          昔50%をはるかに下回る歩留まりで製品出荷してた話聞いたことあるけどな。

      • 名前:名無しの自作er 投稿日:2018/11/01(木) 21:16:10 ID:951e19741 返信

        横だけどそれだと7nmがこなれてきた時にコストが逆転して再設計が必要になる
        一時的な逆転状況のメリットが作り直しのコストを超えるとは思えんな
        特にリソースが限られてるAMDで

        • 名前:名無しの自作er 投稿日:2018/11/01(木) 22:33:57 ID:8739ff685 返信

          おそらく7nm+で一気に更新するんじゃないかな。ある程度の製造の成熟+EUV導入が7nm+だから。

      • 名前:名無しの自作er 投稿日:2018/11/01(木) 23:59:48 ID:c5753dcf8 返信

        さらに言えば今までだとダイ1種でよかったのが
        コントローラーに関しては3種必要になる

  15. 名前:名無しの自作er 投稿日:2018/11/01(木) 20:22:04 ID:258c275ff 返信

    技術的にあり得ない。
    これじゃあ、チップ間電力がとんでもないことになってしまう。
    EPYCはMCMとはいっても基本的に1チップで完結できるようにはなってる。
    今回の妄想では必ずCCXチップとコントローラチップで常時データ移動が必要になってしまう。いくらキャッシュを多く載せても効率悪すぎ。
    チップ間データ移動の電力を甘く見すぎでしょう。

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 20:56:36 ID:8739ff685 返信

      >AMDは、オンパッケージの接続に最適化したインターコネクト「IFOP」を開発
      >IFOPは、低電力と低レイテンシにフォーカスして設計されている。伝送エネルギーは、2pJ/bit(picoJoule/bit:ピコジュール/ビット)と非常に低い。レイテンシの低減では、メモリからIFOPまでのユニットをすべて同期させることで、クロックドメインの切り替えのレイテンシをなくした。

      2pJ/bitだとさ。
      https://pc.watch.impress.co.jp/docs/column/kaigai/1108259.html
      「AMDが目指すマルチダイ統合最初の一歩“ZENのMCMアプローチ”」
      後藤 弘茂 (Hiroshige Goto)
      2018年2月27日 11:00

      • 名前:名無しの自作er 投稿日:2018/11/02(金) 00:09:21 ID:d1694452c 返信

        あれだけのチップを同期させようとしたら
        消費電力下げられないな

  16. 名前:名無しの自作er 投稿日:2018/11/01(木) 20:36:23 ID:d6ea66f2b 返信

    なんかCELL見たいな構造やなって思ったけどそういやAMDの社長ってCELLに関わってたな

  17. 名前:名無しの自作er 投稿日:2018/11/01(木) 21:06:03 ID:5a087832a 返信

    ファブリックの設計が大事なんや!

    スパコンでもそうだもんな。

  18. 名前:名無しの自作er 投稿日:2018/11/01(木) 21:08:27 ID:839a953e5 返信

    誰もPOWERに言及してないの流石に草

    この構成はIBMが既にPOWERでやってるよ。
    当然製造はGFだからノウハウもある。

    つかそれ解ってる上での予想だろ?

    • 名前:名無しの自作er 投稿日:2018/11/01(木) 22:42:02 ID:8739ff685 返信

      Lisaが関わったCELLもPowerPCアーキテクチャベースのチップで開発にIBMが関与してるしな。やっぱり昔からの構想が進化してる感が強い構造だわ。

      • 名前:名無しの自作er 投稿日:2018/11/02(金) 11:23:02 ID:855636bd1 返信

        これとCellは全然違うが…

        CellはPPEとSPEの二つの種類のコアのヘテロジニアス。
        PPEはPowerアーキテクチャだが
        SPEはSONY独自のアーキテクチャだったはずだぞ(少なくともPowerではない)

        これは同一コアを多量に並べてコントローラーくっついてる。
        どこら辺が昔からの構想が進化しているのか…

        Cellを引き継いでるのは寧ろスマホとかのモバイル用のCPUとかGTX2000系だろ。

        • 名前:名無しの自作er 投稿日:2018/11/02(金) 17:24:12 ID:9aec3b936 返信

          同一コアを多量に並べてコントローラーくっついてるって部分。積み木遊びに近いレベルだけどな。

          • 名前:名無しの自作er 投稿日:2018/11/02(金) 20:37:15 ID:855636bd1 返信

            まあつまりCellとは関係ないね。

            そもそもCellはコントローラーないし

  19. 名前:名無しの自作er 投稿日:2018/11/01(木) 21:25:20 ID:2d819ed60 返信

    まさかこの時代にCELLっぽい発想とはw

  20. 名前:♪(´ε` ) 投稿日:2018/11/01(木) 21:51:46 ID:bc11afc42 返信

    これはまたコア間レイテンシの権化とwxのスカタン設計の合体ですわ
    懲りないメーカーだね

    • 名前:名無しの自作er 投稿日:2018/11/04(日) 09:32:31 ID:777c55d12 返信

      (それよりもAMDスレで滅茶苦茶やって懲りないのは)お前じゃい!

  21. 名前:名無しの自作er 投稿日:2018/11/01(木) 21:53:06 ID:544dc0af2 返信

    これがマジかは分からんけど
    ZenとInfinityFabricはまだ出始めのアーキテクチャだから
    色々とワクワクさせられて良い

  22. 名前:名無しの自作er 投稿日:2018/11/01(木) 22:10:55 ID:cf30b7518 返信

    スリッパがすでに8個のCCXが1ソケットに乗ってるんだから、半分をGPUにしたっていいし、色々出来そうだね
    1ソケット=1ダイにこだわり続けなくても良い時代か

  23. 名前:名無しの自作er 投稿日:2018/11/01(木) 23:35:03 ID:74fcd22b1 返信

    外野の妄想で、元ツイートも大して伸びてないのに、なんでこんなの取り上げるんだろ?

    • 名前:名無しの自作er 投稿日:2018/11/02(金) 00:13:03 ID:9aec3b936 返信

      アーキテクチャに興味ある人が駄弁るのには最高のネタだと思う。

  24. 名前:名無しの自作er 投稿日:2018/11/01(木) 23:36:01 ID:48cb613c7 返信

    サーバーはともかく、メインストリームより下作るの難しそう。妄想なら何でもいいけど

    • 名前:名無しの自作er 投稿日:2018/11/02(金) 00:21:30 ID:9aec3b936 返信

      パッケージングの技術がしっかりしてるなら全部同じ工程になるからそんなでもないんじゃないかな。チップは歩留まり上げられるし同じ規格のチップを大量に用意して何個のせるかで差別化できるから。

  25. 名前:名無しの自作er 投稿日:2018/11/02(金) 00:45:48 ID:f853d4a15 返信

    intelはこういう発想でもいいから
    さっさとCPU単価下げる方向に舵切ってもらいたいんだがなあ。
    シングルスレッド教には金持ちが多いようだから、やめられないんだろうな。

  26. 名前:(*´з`)IQ99.9 投稿日:2018/11/02(金) 00:58:49 ID:b69ae8c59 返信

    超ド級の変態が出たと聞いてきました

  27. 名前:名無しの自作er 投稿日:2018/11/02(金) 01:24:02 ID:d6924ee64 返信

    次々世代はCPUも立体積層かなあ

  28. 名前:名無しの自作er 投稿日:2018/11/02(金) 01:27:47 ID:d6924ee64 返信

    これ将来的にはCPU自体が今の四角形から6角形になって複数連結に組み合わせるとかになりそう

  29. 名前:名無しの自作er 投稿日:2018/11/02(金) 03:30:18 ID:762e79050 返信

    えっ?つまりスマホの大きいコアと小さいコアみたいなのになるの?

    • 名前:名無しの自作er 投稿日:2018/11/02(金) 09:46:57 ID:9aec3b936 返信

      ちょっと違う。7nmの同一規格のチップ大量に用意して14nmで作ったコントローラで統制する。
      小さいチップなら歩留まり上がるしそれをいくつ乗せるかでクラス分けできるから大量に生産することでさらにコストを下げられる。

      まあこういうことも可能という妄想の記事だけど。

  30. 名前:名無しの自作er 投稿日:2018/11/02(金) 09:55:58 ID:8d7a5fba0 返信

    何が面白いって今のAMDならその気さえあれば出来てしまう点だな
    現実味のある妄想って怖いわ

  31. 名前:名無しの自作er 投稿日:2018/11/02(金) 11:14:08 ID:855636bd1 返信

    めっちゃコアもりもりされても一般人的には旨味ないんよな。

    まあEPYCは一般人向けではないといわれればそれまでだが

  32. 名前:名無しの自作er 投稿日:2018/11/02(金) 13:01:49 ID:2b4bbc94b 返信

    ただ妄想を事実みたいに語ってるの面白すぎるんだが?

  33. 名前:名無しの自作er 投稿日:2018/11/02(金) 13:46:10 ID:c9abebd73 返信

    まあ実際のRomeでもInfinity Fabricが重要な役割になるのは間違い無いだろうな

  34. 名前:名無しの自作er 投稿日:2018/11/02(金) 16:55:21 ID:4d70bd1dd 返信

    Vegaを内蔵したダイをたくさん繋いだらGPGPUのようになるんだろうか
    Knights Landingのようなやつ

  35. 名前:名無しの自作er 投稿日:2018/11/03(土) 06:53:20 ID:d711d1865 返信

    アーキテクチャ的な物はともかくとして同じパッケージ内に
    違うサイズのプロセスルールのチップが載って、繋げられるものなのだろうか

    • 名前:名無しの自作er 投稿日:2018/11/03(土) 19:40:56 ID:bb9ce9788 返信

      昔IntelからClarkdale/Arrandaleという32nmのCPUと45nmのメモコン&GPUのダイをパッケージ内に載せたものがあったから全く問題ない

      https://www.4gamer.net/games/103/G010355/20100103002/

  36. 名前:名無しの自作er 投稿日:2018/11/05(月) 01:16:02 ID:94e90165a 返信

    これって7nmプロセスの生産装置で14nmプロセスチップを作る…と言うことでもあるのかな?

  37. 名前:名無しの自作er 投稿日:2018/11/07(水) 03:35:26 ID:f803611e8 返信

    ただの妄想じゃなかった……

  38. 名前:AMDER 投稿日:2018/11/07(水) 08:29:04 ID:18a276eb8 返信

    16コアのRyzen9確定だなこりゃ
    https://pc.watch.impress.co.jp/docs/column/kaigai/1151995.html

  39. 名前:名無しの自作er 投稿日:2018/11/07(水) 10:07:01 ID:96a02063a 返信

    予想っつかこのタイミングだと予想の名を借りたリークだったな